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    • 专利摘要:
    Die Erfindung betrifft ein Taktsignal-Synchronisationsverfahren sowie eine Vorrichtung (1, 101) zur Verwendung bei der Synchronisation von Taktsignalen (CLK), mit einer ersten Verzögerungseinrichtung (2a) mit variabler steuerbarer Verzögerungszeit (t¶var¶), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, mit der variabel steuerbaren Verzögerungszeit (t¶var¶) beaufschlagt und als verzögertes Signal (FBA) ausgegeben wird, DOLLAR A dadurch gekennzeichnet, daß zusätzlich zur ersten Verzögerungseinrichtung (2a) mit variabel steuerbarer Verzögerungszeit (t¶var¶) eine zweite Verzögerungseinrichtung (2b) mit variabel steuerbarer Verzögerungszeit (t¶var¶) vorgesehen ist.
    公开号:DE102004004091A1
    申请号:DE200410004091
    申请日:2004-01-27
    公开日:2005-08-25
    发明作者:Martin Brox；Patrick Heyne；Alessandro Minzoni；Rajashekhar Rao；Kazimierz Szczypinski
    申请人:Infineon Technologies AG；
    IPC主号:G06F1-10
    专利说明:
    [0001] DieErfindung betrifft eine Vorrichtung zur Verwendung bei der Synchronisationvon Taktsignalen, insbesondere eine Vorrichtung zur Verwendung beider Synchronisation eines intern in einem Speicherchips verwendetenTaktsignals mit einem extern in den Speicherchip eingegebenen Taktsignal,sowie ein Taktsignal-Synchronisationsverfahren.
    [0002] BeiHalbleiter-Bauelementen, insbesondere bei Speicherbauelementen wie – z.B. auf CMOS-Technologieberuhenden – DRAMs(DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher)werden – zurzeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten – sog. Taktsignaleverwendet.
    [0003] BeiherkömmlichenHalbleiter-Bauelementen wird dabei i.A. ein – auf einer Einzel-Leitunganliegendes – Einzel-Taktsignaleingesetzt (d.h. ein sog. „singleended"-Taktsignal).
    [0004] DieDaten könnendann z.B. jeweils bei der ansteigenden Taktflanke des Einzel-Taktsignalsweitergeschaltet werden (oder alternativ z.B. jeweils bei der abfallendenEinzel-Taktsignal-Flanke).
    [0005] Desweiteren sind im Stand der Technik bereits sog. DDR-Bauelemente, insbesondere DDR-DRAMsbekannt (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelterDatenrate).
    [0006] BeiDDR-Bauelementen werden – statteines einzelnen, auf einer Einzel-Leitung anliegenden Taktsignals(„singleended"-Taktsignal) – zwei aufzwei getrennten Leitungen anliegende, differentielle, gegengleich-inverseTaktsignale verwendet.
    [0007] Immerdann, wenn z.B. das erste Taktsignal der beiden Taktsignale voneinem Zustand „logisch hoch" (z.B. einem hohenSpannungspegel) auf einen Zustand „logisch niedrig" (z.B. einen niedrigenSpannungspegel) wechselt, ändertdas zweite Taktsignal – imwesentlichen gleichzeitig – seinenZustand von „logischniedrig" auf „logischhoch" (z.B. voneinem niedrigen auf einen hohen Spannungspegel).
    [0008] Umgekehrt ändert immerdann, wenn das erste Taktsignal von einem Zustand „logischniedrig" (z.B. einemniedrigen Spannungspegel) auf einen Zustand „logisch hoch" (z.B. einen hohenSpannungspegel) wechselt, das zweite Taktsignal (wiederum im wesentlichengleichzeitig) seinen Zustand von „logisch hoch" auf „logischniedrig" (z.B. voneinem hohen auf einen niedrigen Spannungspegel).
    [0009] InDDR-Bauelementen werden die Daten i.A. sowohl bei der ansteigendenFlanke des ersten Taktsignals, als auch bei der ansteigenden Flankedes zweiten Taktsignals (bzw. sowohl bei der abfallenden Flankedes ersten Taktsignals, als auch bei der abfallenden Flanke deszweiten Taktsignals) weitergeschaltet.
    [0010] Damiterfolgt in einem DDR-Bauelement die Weiterschaltung der Daten häufiger bzw.schneller (insbesondere doppelt so häufig, bzw. doppelt so schnell),wie bei entsprechenden, herkömmlichen Bauelementenmit Einzel- bzw. „singleended"-Taktsignal – d.h. dieDatenrate ist höher,insbesondere doppelt so hoch, wie bei entsprechenden, herkömmlichenBauelementen.
    [0011] Das – intern – im Bauelementzur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung derDaten verwendete Taktsignal („DQS"- bzw. „data strobe"-Signal) (bzw. – bei derVerwendung differentieller, gegengleich-inverser Taktsignale – das interne TaktsignalDQS, und das zum Taktsignal DQS gegengleich-inverse Taktsignal BDQS)muß synchronzu einem extern in das Bauelement eingegebenen Taktsignal („CLK"- bzw. „clock"-Signal) sein (bzw.synchron zu den extern in das Bauelement eingegebenen, differentiellenTaktsignalen CLK, BCLK).
    [0012] Dasoder die externen Taktsignale CLK, BCLK wird bzw. werden von einementsprechenden, mit dem Bauelement verbundenen, externen Taktsignal-Gebererzeugt.
    [0013] ZurSynchronisation des intern erzeugten Taktsignals DQS bzw. der internerzeugten Taktsignale DQS, BDQS mit dem oder den externen TaktsignalenCLK, BCLK wird eine Taktsignal-Synchronisationseinrichtung,z.B. eine DLL-Schaltung (DLL = Delay-Locked-Loop) verwendet. Einesolche Schaltung ist z.B. aus der EP964 517 bekannt.
    [0014] EineTaktsignal-Synchronisationseinrichtung kann z.B. eine erste Verzögerungseinrichtung („delaychain") aufweisen,in die das oder die externen Taktsignale CLK, BCLK eingegeben werden,und die das oder die eingegebenen Taktsignale CLK, BCLK – abhängig voneinem von einer Phasenvergleichseinrichtung („phase comparator") ausgegebenen Steuersignal – mit einer – durchdas Steuersignal einstellbaren, variablen – Verzögerungszeit tvar beaufschlagt.
    [0015] DieVerzögerungszeittvar ist dabei z.B. zwischen einer bestimmten,minimalen Verzögerungszeittvar,min (die z.B. gleich oder ungefähr gleichNull sein kann), und einer bestimmten, maximalen Verzögerungszeittvar,max variierbar.
    [0016] Dasoder die von der ersten Verzögerungseinrichtungausgegebenen Signal(e) kann bzw. können – intern – im Bauelement zur zeitlichenKoordination der Verarbeitung bzw. Weiterschaltung der Daten verwendetwerden (d.h. als – interne(s) – Taktsignal (e)DQS bzw. BDQS).
    [0017] Dasvon der ersten Verzögerungseinrichtung ausgegebeneSignal DQS wird einer zweiten Verzögerungseinrichtung („clocktree delay mimic")zugeführt,die das eingegebene Signal DQS mit einer – festen – Verzögerungszeit tconst beaufschlagt,die z.B. in etwa der Summe der durch den bzw. die Receiver („Receiver-Delay"), den jeweiligenDatenpfad („data pathdelay"), und denbzw. die Off-Chip-Driver („OCD-Delay") verursachten Signal-Verzögerungen entspricht.
    [0018] Dasvon der zweiten Verzögerungseinrichtungausgegebene Signal (FB-Signal bzw. „Feedback-Signal") wird der o.g. Phasenvergleichseinrichtungzugeführt,und dort die Phasenlage des FB-Signals mit derjenigen des – ebenfallsin die Phasenvergleichseinrichtung eingegebenen – CLK-Signals verglichen. Abhängig davon,ob die Phase des FB-Signal derjenigen des CLK-Signals vorauseilt,oder hinterherläuft,wird von der Phasenvergleichseinrichtung – als Steuersignal für die o.g.erste Verzögerungseinrichtung – ein Inkrement-Signal (INC-Signal),oder ein Dekrement-Signal (DEC-Signal) ausgegeben, die dazu führen, dassdie durch die erste Signalverzögerungseinrichtungbewirkte Verzögerungtvar des CLK-Signals – bei einem INC-Signal – erhöht, bzw. – bei einemDEC-Signal – verringert wird,sodaß schließlich dasCLK- und das FB-Signal synchronisiert, d.h. die Taktsignal-Synchronisationseinrichtung „eingerastet" („locked") ist.
    [0019] DieFrequenz des in das Bauelement bzw. die DLL-Schaltung eingegebenenTaktsignals (CLK, BCLK) sollte (wie z.B. in der entsprechenden Spezifikationdes Halbleiter-Bauelements festgelegt sein kann) – insbesondereim nicht-eingerasteten Zustand der DLL-Schaltung – möglichstnicht geändertwerden.
    [0020] Insbesonderedann, wenn die Frequenz des in das Bauelement bzw. die DLL-Schaltungeingegebenen Taktsignals (CLK, BCLK) – dennoch – geändert wird (z.B., um Energiezu sparen, beim Booten des Systems, etc.) kann während des Synchronisations-Vorgangs die durchdie erste Verzögerungseinrichtung(„delaychain") bewirkteVerzögerungszeit tvar so zu variieren sein, dass diese an ihreuntere oder obere Grenze stößt (z.B.an die – z.B.Null-Einheits-Verzögerungentvar,min = 0 betragende – untere Grenze, oder z.B.an die – diemaximale Anzahl an Einheits-Verzögerungenbetragende – obereGrenze (tvar,max)).
    [0021] DieAufgabe der Erfindung besteht daher darin, eine neuartige Vorrichtungzur Verwendung bei der Synchronisation von Taktsignalen, sowie einneuartiges Taktsignal-Synchronisationsverfahrenzur Verfügungzu stellen, insbesondere eine Vorrichtung und ein Verfahren, mitdenen die beschriebenen Nachteile bisheriger entsprechender Vorrichtungen bzw.Verfahren zumindest teilweise beseitigt werden können.
    [0022] DieErfindung erreicht dieses und andere Ziele durch den Gegenstandder Ansprüche1 und 6.
    [0023] VorteilhafteWeiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    [0024] Gemäß einemGrundgedanken der Erfindung wird eine Vorrichtung zur Verwendungbei der Synchronisation von Taktsignalen bereitgestellt, mit einerersten Verzögerungseinrichtungmit variabel steuerbarer Verzögerungszeit,in die ein Taktsignal oder ein hieraus gewonnenes Signal eingegeben,mit der variabel steuerbaren Verzögerungszeit beaufschlagt, undals verzögertesSignal ausgegeben wird, dadurch gekennzeichnet, daß zusätzlich zurersten Verzögerungseinrichtungmit variabel steuerbarer Verzögerungszeiteine zweite Verzögerungseinrichtungmit variabel steuerbarer Verzögerungszeitvorgesehen ist.
    [0025] Vorteilhaftwird dann, wenn die durch die erste oder zweite Verzögerungseinrichtungbewirkte Signal- Verzögerungszeiteinen vorbestimmten Schwellwert über-oder unterschreitet, die durch die entsprechende Verzögerungseinrichtungbewirkte Signal- Verzögerungszeit(deren Ausgabe-Signal z.B. als Taktsignal, insbesondere zur zeitlichenKoordination der Verarbeitung bzw. Weiterschaltung von Daten verwendetwird) – zumindestvorübergehend – nichtmehr geändert(und die durch die jeweils andere Verzögerungseinrichtung bewirkteSignal-Verzögerungszeit – derenAusgabe-Signal z.B. (lediglich) als Rückkoppel-Signal für die Vorrichtungverwendet wird – sprunghaftgeändert).
    [0026] Imfolgenden wird die Erfindung anhand von Ausführungsbeispielen und der beigefügten Zeichnungnäher erläutert. Inder Zeichnung zeigen:
    [0027] 1 eineschematische Darstellung einer Taktsignal-Synchronisationseinrichtunggemäß einemAusführungsbeispielder Erfindung, bei einem ersten Zustand der Taktsignal-Synchronisationseinrichtung;
    [0028] 2 eineschematische Darstellung der in 1 gezeigtenTaktsignal-Synchronisationseinrichtung, bei einem zweiten Zustandder Taktsignal-Synchronisationseinrichtung; und
    [0029] 3 eineschematische Darstellung einer Taktsignal-Synchronisationseinrichtunggemäß einemweiteren Ausführungsbeispielder Erfindung.
    [0030] In 1 isteine schematische Darstellung einer Taktsignal-Synchronisationseinrichtung 1 gemäß einemAusführungsbeispielder Erfindung gezeigt (und zwar bei einem ersten – z.B. unmittelbar nachdem Einschalten bzw. Booten vorliegenden – Zustand der Taktsignal-Synchronisationseinrichtung 1 („ersteSynchronisations-Phase")).
    [0031] Dieseweist – entsprechend ähnlich wieherkömmlicheTaktsignal-Synchronisationseinrichtungen – eine erste, eine variabeleinstellbare Signal-Verzögerungbewirkende Verzögerungseinrichtung 2a („delaychain") auf, sowieeine weitere, eine fest vorgegebene Signal-Verzögerung bewirkende Verzögerungseinrichtung 3 („clocktree delay mimic"),und eine Phasenvergleichseinrichtung 4 („phasecomparator").
    [0032] Desweiteren weist die in 1 gezeigte Taktsignal-Synchronisationseinrichtung 1 – anders alsherkömmlicheTaktsignal-Synchronisationseinrichtungen, und wie im folgenden nochgenauer erläutertwird – nebender o.g. ersten, eine variabel einstellbare Signal-Verzögerung bewirkendeVerzögerungseinrichtung 2a einezweite, ebenfalls eine variabel einstellbare Signal-Verzögerung bewirkende Verzögerungseinrichtung 2b („delaychain") auf, sowieeine speziell ausgestaltete, zur Steuerung des Taktsignal-Synchronisations-Prozesses – insbesonderezur Steuerung der beiden (parallel arbeitenden) Verzögerungseinrichtungen 2a, 2b – verwendete Steuer-Vorrichtung 5.
    [0033] DieTaktsignal-Synchronisationseinrichtung 1 kann z.B. aufeinem Halbleiter-Bauelement vorgesehen sein, insbesondere einemSpeicherbauelementen wie einem – z.B.auf CMOS-Technologieberuhenden – DRAM(DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher),z.B. einem DDR-DRAM (DDR-DRAM = Double Data Rate – DRAM bzw.DRAM mit doppelter Datenrate).
    [0034] Dasentsprechende Halbleiter-Bauelement weist einen – externen – Anschluß auf (z.B. ein entsprechendesPad bzw. einen entsprechenden Pin), an dem – zur zeitlichen Koordinationder Verarbeitung bzw. Weiterschaltung der Daten im Halbleiter-Bauelement – von einemexternen Taktsignal-Geberein externes Taktsignal CLK angelegt wird.
    [0035] Alternativkann das Bauelement einen entsprechenden – weiteren – externen Anschluß (z.B. einentsprechendes weiteres Pad bzw. einen entsprechenden weiteren Pin)aufweisen, an dem ein zum o.g. Taktsignal CLK inverses TaktsignalBCLK angelegt wird (d.h. es könnensog. „differentielle" Taktsignale CLK,BCLK verwendet werden).
    [0036] Internim Bauelement könnendie Daten z.B. jeweils bei der ansteigenden (oder alternativ z.B.jeweils bei der abfallenden) Taktflanke des o.g. Taktsignals CLK(bzw. – genauer – eineshieraus gewonnenen, internen DQS-Taktsignals) weitergeschaltet werden,bzw. – beider Verwendung differentieller Taktsignale CLK und BCLK (bzw. – genauer – der hierausgewonnenen, differentiellen, internen Taktsignale DQS und BDQS) – i.A. sowohlbei der ansteigenden Flanke des CLK- als auch der ansteigenden Flankedes BCLK-Taktsignals (bzw. sowohl der ansteigenden Flanke des DQS-als auch der ansteigenden Flanke des BDQS-Signals (bzw. bei jeweilsden abfallenden Taktflanken der entsprechenden Signale)).
    [0037] Wiein 1 gezeigt ist, wird das – am entsprechenden Anschluß des Halbleiter-Bauelements anliegende – CLK-Signal über eineLeitung 10, und eine mit dieser verbundenen Leitung 11 derin der Taktsignal-Synchronisationseinrichtung 1 vorgesehenenersten Verzögerungseinrichtung 2a zugeführt, sowie – über dieo.g. Leitung 10, und eine mit dieser verbundenen Leitung 22 – der zusätzlich vorgesehenenzweiten Verzögerungseinrichtung 2b.
    [0038] Inder ersten und zweiten Verzögerungseinrichtung 2a, 2b („delaychains" bzw. „delaylines") wird – beim in 1 gezeigtenersten Zustand der Taktsignal-Synchronisationseinrichtung 1 („erste Synchronisations-Phase") – das CLK-Signalabhängigvon einem von der Phasenvergleichseinrichtung 4 ausgegebenenSteuersignal INC bzw. DEC mit einer – durch das Steuersignal einstellbaren,variablen – Verzögerungszeittvar beaufschlagt (wobei – im erstenZustand der Taktsignal-Synchronisationseinrichtung 1 – (und z.B.gesteuert durch die o.g. Steuer-Vorrichtung 5) die vonder ersten Verzögerungseinrichtung 2a bewirkteVerzögerungszeittvar (hier: tvar =T1) jeweils identisch zu der von der zweiten Verzögerungseinrichtung 2b bewirktenVerzögerungszeit tvar (hier: tvar =T2) ist (d.h., im ersten Zustand der Taktsignal-Synchronisationseinrichtung 1 giltT1 = T2)).
    [0039] DieVerzögerungszeittvar ist dabei z.B. jeweils zwischen einerbestimmten, minimalen Verzögerungszeittvar,min (die z.B. jeweils gleich oder ungefähr gleichNull sein kann), und einer bestimmten, maximalen Verzögerungszeittvar,max variierbar.
    [0040] Beimvorliegenden Ausführungsbeispielwird lediglich das von der zweiten Verzögerungseinrichtung 2b aneiner Leitung 6b ausgegebene – gegenüber dem CLK-Signal um die o.g.variable Verzögerungszeittvar verzögerte – Signal DQS (bzw. zusätzlich ein – hierzuinverses – SignalBDQS) – intern – im Bauelementzur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltungder Daten verwendet, bzw. zur Weiterleitung an die Off-Chip-Driver („OCDs") (d.h. als – interne(s) – Taktsignal(e)DQS bzw. BDQS) – nichtaber das von der ersten Verzögerungseinrichtung 2a aneiner Leitung 6a ausgegebene – gegenüber dem CLK-Signal ebenfallsum die o.g. variable Verzögerungszeittvar verzögerte (und im ersten Zustandder Taktsignal-Synchronisationseinrichtung 1 zum o.g. vonder zweiten Verzögerungseinrichtung 2b ausgegebenenSignal DQS identische) – SignalFBA.
    [0041] DasBDQS-Signal kann z.B. – durchinvertieren – ausdem von der zweiten Verzögerungseinrichtung 2b ausgegebenenDQS-Signal erzeugtwerden, oder kann z.B. separat erzeugt werden (z.B. aus dem BCLK-Signal,unter Verwendung einer der in 1 gezeigtenTaktsignal-Synchronisationseinrichtung 1 entsprechendenTaktsignal-Synchronisationseinrichtung).
    [0042] Wieaus 1 weiter hervorgeht, wird das von der ersten Verzögerungseinrichtung 2a ander o.g. Leitung 6a ausgegebene Signal FBA an die o.g. weitereVerzögerungseinrichtung 3 („clocktree delay mimic")weitergeleitet – d.h.rückgekoppelt – (nicht aberdas von der zweiten Verzögerungseinrichtung 2b ander Leitung 6b ausgegebene Signal DQS).
    [0043] Inder weiteren Verzögerungseinrichtung 3 wirddas in diese eingegebene Signal FBA mit einer – festen – Verzögerung tconst beaufschlagt,die z.B. in etwa der Summe der durch den bzw. die Receiver („Receiver-Delay"), den jeweiligenDatenpfad („data pathdelay"), und denbzw. die Off-Chip-Driver („OCD-Delay") verursachten Signal-Verzögerungen entspricht.
    [0044] Dasvon der weiteren Verzögerungseinrichtung 3 ausgegebene – und gegenüber demFBA-Signal um die o.g. feste Verzögerungszeit tconst verzögerte – Signal(FB-Signal bzw. „Feedback-Signal") wird über eineLeitung 7 einem ersten Eingang der Phasenvergleichseinrichtung 4 zugeführt.
    [0045] Wieaus 1 weiter hervorgeht, wird das an der Leitung 10 anliegendeCLK-Signal – über eine mitder Leitung 10 verbundene Leitung 8 – einem (weiteren)Eingang der Phasenvergleichseinrichtung 4 zugeführt.
    [0046] Inder Phasenvergleichseinrichtung 4 wird – entsprechend ähnlich wiebei herkömmlichenPhasenvergleichseinrichtungen – diePhasenlage des – ander Leitung 7 anliegenden, dem ersten Eingang der Phasenvergleichseinrichtung 4 zugeführten – FB-Signals mit derjenigendes – ander Leitung 8 anliegenden, dem weiteren Eingang der Phasenvergleichseinrichtung 4 zugeführten – CLK-Signalsverglichen. Abhängigdavon, ob die Phase des FB-Signal derjenigen des CLK-Signals vorauseilt,oder hinterherläuft,wird von der Phasenvergleichseinrichtung 4 – als Steuersignalfür dieo.g. erste und zweite Verzögerungseinrichtung 2a, 2b – an einermit der ersten (und ggf. auch mit der zweiten) Verzögerungseinrichtung 2a, 2b (und/oderder o.g. Steuer-Vorrichtung 5) verbundenen Steuerleitung 9 einInkrement-Signal (INC-Signal), oder ein Dekrement-Signal (DEC-Signal)ausgegeben (z.B. – alsINC-Signal – ein „logischhohes", und – als DEC-Signal – ein „logischniedriges" Signal(oder umgekehrt)).
    [0047] Solangez.B. eine jeweilige positive Flanke des FB-Signals einer entsprechendenpositiven Flanke des CLK-Signals vorauseilt, wird von der Phasenvergleichseinrichtung 4 – als Steuersignalfür dieo.g. erste und zweite Verzögerungseinrichtung 2a, 2b (bzw.die o.g. Steuer-Vorrichtung 5) – an derLeitung 9 ein INC-Signal ausgegeben.
    [0048] Demgegenüber wirdin dem Fall, dass die jeweilige positive Flanke des FB-Signals derentsprechenden positiven Flanke des CLK-Signals hinterherläuft, vonder Phasenvergleichseinrichtung 4 – als Steuersignal für die o.g.erste und zweite Verzögerungseinrichtung 2a, 2b – an derLeitung 9 ein DEC-Signal ausgegeben.
    [0049] Das – bei einemVorauseilen des FB-Signals gegenüberdem CLK-Signal ausgegebene – INC-Signalführt dazu,dass – beimo.g. ersten Zustand der Taktsignal-Synchronisationseinrichtung 1 – sowohl dievon der ersten Signalverzögerungseinrichtung 2a bewirkteVerzögerungtvar des CLK-Signals, als auch die von derzweiten Signalverzögerungseinrichtung 2b bewirkteVerzögerungtvar des CLK-Signals entsprechend (immerweiter) erhöhtwird (z.B. bei der ersten Signalverzögerungseinrichtung 2a zunächst vonT1 auf T1', dannauf T1'', etc., und bei derzweiten Signalverzögerungseinrichtung 2b zunächst von T2auf T2', dann aufT2'', etc.) (und zwarjeweils im gleichen Maße(so dass – zuden jeweils entsprechenden Zeitpunkten – gilt: T1' = T2', T1'' = T2'', etc.)).
    [0050] Dadurchwird erreicht, dass das FB-Signal (bzw. dessen positiven (und negativen)Taktflanken) dem CLK-Signal (bzw. dessen entsprechenden positiven(und negativen) Taktflanken) immer weniger weit vorauseilt.
    [0051] Entsprechendumgekehrt führtdas – beieinem Hinterherlaufen des FB-Signals gegenüber dem CLK-Signal ausgegebene – DEC-Signal dazu, dass – beim o.g.ersten Zustand der Taktsignal-Synchronisationseinrichtung 1 – sowohldie von der ersten Signalverzögerungseinrichtung 2a bewirkteVerzögerungtvar des CLK-Signals, als auch die von derzweiten Signalverzögerungseinrichtung 2b bewirkteVerzögerungtvar des CLK-Signals entsprechend (immer weiter)verringert wird (z.B. bei der ersten Signalverzögerungseinrichtung 2a zunächst vonT1 auf T1''', dann auf T1'''', etc., und bei der zweiten Signalverzögerungseinrichtung 2b zunächst vonT2 auf T2''', dann auf T2'''', etc.) (und zwar jeweils im gleichen Maße (so dass – zu denjeweils entsprechenden Zeitpunkten – gilt: T1''' = T2''',T1'''' =T2'''',etc.)).
    [0052] Dadurchwird erreicht, dass das FB-Signal (bzw. dessen positiven (und negativen)Taktflanken) dem CLK-Signal (bzw. dessen entsprechenden positiven(und negativen) Taktflanken) immer weniger weit hinterherläuft.
    [0053] ImIdealfall wird – nochbevor die durch die erste und zweite Verzögerungseinrichtung 2a, 2b bewirkteVerzögerungszeittvar soweit erhöht bzw. verringert wurde, dassdiese an ihre o.g. untere oder obere Grenze stößt (z.B. an die – z.B. Null-Einheits-Verzögerungentvar,min = 0 betragende – untere Grenze, oder z.B.an die – diemaximale Anzahl an Einheits-Verzögerungenbetragende – obereGrenze (tvar,max)) (d.h. noch während desin 1 gezeigten ersten Zustands der Taktsignal-Synchronisationseinrichtung 1 („ersteSynchronisations-Phase"))das CLK- und das FB- bzw. DQS-Signalmiteinander synchronisiert, d.h. die Taktsignal-Synchronisationseinrichtung 1 „eingerastet" („locked").
    [0054] Imeingerasteten Zustand („Einrastphase") weist das CLK-Signal dann jeweilszum gleichen Zeitpunkt eine positive Flanke auf, wie das FB-Signal (bzw.das CLK-Signal weist zum jeweils gleichen Zeitpunkt eine negativeFlanke auf, wie das FB-Signal).
    [0055] Insbesonderedann, wenn die Frequenz des in das Bauelement bzw. die Taktsignal-Synchronisationseinrichtung 1 eingegebenenTaktsignals (CLK) – ggf.entgegen der jeweiligen Bauelement-Spezifikation, und ggf. relativstark – geändert wird(z.B., um Energie zu sparen, beim Booten des Systems, etc.) kannwährendder o.g. „erstenSynchronisations-Phase" diedurch die erste und zweite Verzögerungseinrichtung 2a, 2b bewirkteVerzögerungszeit tvar so zu variieren sein, dass diese an ihreuntere oder obere Grenze stößt (z.B.an die – z.B.Null-Einheits-Verzögerungentvar,min = 0 betragende – untere Grenze, oder z.B.an die – diemaximale Anzahl an Einheits-Verzögerungenbetragende – obereGrenze (tvar,max)) – und zwar noch bevor das CLK-und das FB-Signal miteinander synchronisiert, d.h. die Taktsignal- Synchronisationseinrichtung 1 imo.g. „eingerasteten" Zustand („locked") ist.
    [0056] Wird – z.B. durchdie o.g. Steuer-Vorrichtung 5 – ermittelt, dass die durchdie erste und zweite Verzögerungseinrichtung 2a, 2b bewirkteVerzögerungszeittvar die o.g. untere oder obere Grenze erreicht, wird(z.B. durch die o.g. Steuer-Vorrichtung 5)veranlasst, dass die Taktsignal-Synchronisationseinrichtung 1 vomo.g., in 1 veranschaulichten ersten Zustand(„ersteSynchronisations-Phase") in einen hiervonunterschiedlichen, zweiten Zustand („zweite Synchronisations-Phase") übergeführt wird(vgl. 2).
    [0057] Indiesem Zustand verbleibt – wiein 2 veranschaulicht ist – die zweite Verzögerungseinrichtung 2b – unabhängig vondem an der Leitung 9 anliegenden, von der Phasenvergleichseinrichtung 4 geliefertenINC- oder DEC-Signal – zunächst imzuletzt erreichten Zustand (d.h. die von der zweiten Verzögerungseinrichtung 2b wird(zunächst)nicht mehr variiert (d.h. verbleibt an der o.g. – zuletzt erreichten – oberenbzw. unteren Grenze (z.B. an der – z.B. Null-Einheits-Verzögerungentvar,min = 0 betragenden – unterenGrenze, oder z.B. an der – diemaximale Anzahl an Einheits-Verzögerungenbetragenden – oberenGrenze (tvar,max)))).
    [0058] Desweiteren wird – wieebenfalls in 2 veranschaulicht ist – (z.B.unter Steuerung der o.g. Steuer-Vorrichtung 5) die durchdie erste Verzögerungseinrichtung 2a bewirkteVerzögerungszeittvar – sprunghaft – variiert,z.B. beim Erreichen der unteren Verzögerungszeit-Grenze tvar,min sprunghaft (z.B. um +Δt) erhöht, bzw.beim Erreichen der oberen Verzögerungszeit-Grenzetvar,max sprunghaft verringert (z.B. um –Δt). Das sprunghafteErhöhenbzw. Verringern der Verzögerungszeittvar kann z.B. kurz nach einer entsprechendenpositiven (oder negativen) Flanke des FBA- (bzw. DQS-, oder CLK-oder FB-) Signals erfolgen (insbesondere z.B. kurz nachdem das CLK- undFB-Signal in den gleichen Signal-Zustand übergewechselt sind).
    [0059] Vorteilhaftbeträgtder Betrag der Erhöhung bzw.Verringerung der durch die erste Verzögerungseinrichtung 2a bewirktenVerzögerungszeittvar ungefähr der Zykluszeit tcycl desCLK- (bzw. FBA-,DQS-, oder FB-)Signals – d.h.der Zeitdauer zwischen zwei positiven bzw. zwei negativen Taktflankender entsprechenden Signale (oder einem Vielfachen hiervon) – die vonder ersten Verzögerungseinrichtung 2a bewirkteVerzögerungszeittvar beträgt dann z.B. (beim Erreichender unteren Verzögerungszeit-Grenzetvar,min) n × tcycl (z.B. tcycl), oderz.B. (beim Erreichen der oberen Verzögerungszeit-Grenze) tvar,max – n × tcycl(z.B. tvar,max – tcycl).
    [0060] Alternativbzw. vorteilhaft wird die von der ersten Verzögerungseinrichtung 2a bewirkteVerzögerungszeittvar so geändert, dass diese in etwa inder Mitte zwischen den Maximalwerten (tvar,min undtvar,max) liegt (vorteilhaft bzw. alternativkann die erste Verzögerungseinrichtung 2a auchzurückin einen – vorBeginn der o.g. „erstenSynchronisations-Phase" gegebenen – Anfangszustandgebracht werden).
    [0061] Wiebereits oben erläutertwurde, wird – solangez.B. eine jeweilige positive Flanke des FB-Signals einer entsprechendenpositiven Flanke des CLK-Signals vorauseilt – von der Phasenvergleichseinrichtung 4 ander Leitung 9 ein INC-Signal ausgegeben. Demgegenüber wird – wie ebenfallsbereits oben erläutertwurde – indem Fall, dass die positive Flanke des FB-Signals der positivenFlanke des CLK-Signals hinterherläuft, von der Phasenvergleichseinrichtung 4 ander Leitung 9 ein DEC-Signal ausgegeben.
    [0062] Das – bei einemVorauseilen des FB-Signals gegenüberdem CLK-Signal ausgegebene – INC-Signalführt – beim o.g.zweiten Zustand der Taktsignal-Synchronisationseinrichtung 1 („zweiteSynchronisations-Phase", 2) – dazu,dass die von der ersten Signalverzögerungseinrichtung 2a bewirkte Verzögerung tvar des CLK-Signals (nicht aber die von derzweiten Signalverzögerungseinrichtung 2b bewirkteVerzögerungdes CLK-Signals) entsprechend (immer weiter) erhöht wird (z.B. von T1 = tvar,max – tcycl aufT1''''', etc.) – die durchdie zweite Signalverzögerungseinrichtung 2b bewirkteVerzögerungtvar bleibt konstant (z.B. bei T2 = tvar,max)).
    [0063] Dadurchwird erreicht, dass das FB-Signal (bzw. dessen positiven (und negativen)Taktflanken) dem CLK-Signal (bzw. dessen entsprechenden positiven(und negativen) Taktflanken) immer weniger weit vorauseilt (bzw.vorauseilen).
    [0064] Entsprechendführt das – bei einemHinterherlaufen des FB-Signalsgegenüberdem CLK-Signal ausgegebene – DEC-Signal – beim o.g.zweiten Zustand der Taktsignal-Synchronisationseinrichtung 1 („zweiteSynchronisations-Phase", 2) – dazu, dassdie von der ersten Signalverzögerungseinrichtung 2a bewirkteVerzögerungtvar des CLK-Signals (nicht aber die vonder zweiten Signalverzögerungseinrichtung 2b bewirkteVerzögerungdes CLK-Signals) entsprechend (immer weiter) verringert wird (z.B.von T1 = tcycl auf T1'''''', etc.) – die durch die zweite Signalverzögerungseinrichtung 2b bewirkte Verzögerung tvar bleibt konstant (z.B. bei T2 = tvar,min)).
    [0065] Dadurchwird erreicht, dass das FB-Signal (bzw. dessen positiven (und negativen)Taktflanken) dem CLK-Signal (bzw. dessen entsprechenden positiven(und negativen) Taktflanken) immer weniger weit hinterherläuft (bzw.hinterherlaufen).
    [0066] Dieo.g. Schritte (Verringern, bzw. Erhöhen der durch die erste Verzögerungseinrichtung 2a bewirktenVerzögerungszeit)werden ggf. so oft wiederholt, bis das CLK- und das FB-Signal – z.B. beieiner von der ersten Verzögerungseinrichtung 2a bewirktenVerzögerungszeitT1 = T1locked – miteinander synchronisiertsind.
    [0067] Wird – z.B. durchdie o.g. Steuer-Vorrichtung 5 – ermittelt, dass das CLK-und das FB-Signal miteinander synchronisiert sind, wird (z.B. durchdie o.g. Steuer-Vorrichtung 5) veranlasst, dass die durchdie zweite Verzögerungseinrichtung 2b bewirkteVerzögerungszeittvar – sprunghaft – variiertwird (z.B. erhöhtoder verringert wird), insbesondere so, dass die von der zweitenVerzögerungseinrichtung 2b bewirkteVerzögerungszeitdann der von der ersten Verzögerungseinrichtung 2a bewirktenVerzögerungszeit entspricht(so dass dann gilt T1 = T2 (z.B. T1 = T1locked =T2 = T2locked)).
    [0068] Dassprunghafte Erhöhenbzw. Verringern der durch die zweite Verzögerungseinrichtung 2b bewirktenVerzögerungszeittvar kann z.B. kurz nach einer entsprechendenpositiven (oder negativen) Flanke des FB- Signals erfolgen, insbesonderez.B. kurz nachdem das – während der „erstenSynchronisations- Phase" bereits näherungsweisesynchronisierte – CLK-und FB-Signal inden gleichen Signal-Zustand übergewechseltsind.
    [0069] DasCLK-, das FB-, und das DQS-Signal sind dann miteinander synchronisiert,d.h. die Taktsignal-Synchronisationseinrichtung 1 „eingerastet" („locked") (wobei dann dasCLK-Signal jeweils zum gleichen Zeitpunkt eine positive Flanke aufweist,wie das FB- Signal (bzw. das CLK-Signalzum jeweils gleichen Zeitpunkt eine negative Flanke aufweist, wie dasFB- Signal).
    [0070] In 3 isteine schematische Darstellung einer – gegenüber dem in 1 und 2 dargestelltenAusführungsbeispielleicht abgewandelten – Varianteeiner Taktsignal-Synchronisationseinrichtung 101 dargestellt.
    [0071] Dieseist entsprechend ähnlichbzw. identisch aufgebaut, und arbeitet entsprechend ähnlich bzw.identisch, wie die in 1 und 2 gezeigte Taktsignal-Synchronisationseinrichtung 1,außer dassbei der in 3 gezeigten Taktsignal-Synchronisationseinrichtung 101 zusätzlich einMultiplexer 12 vorgesehen ist, welcher – über die o.g. Leitung 6b – an diezweite Verzögerungseinrichtung 2b,und – über dieo.g. Leitung 6a – andie erste Verzögerungseinrichtung 2a angeschlossenist, und z.B. – ebenfalls – von dero.g. Steuer-Vorrichtung 5 gesteuert wird.
    [0072] MitHilfe des Multiplexers 12 werden (z.B. gesteuert durchdie Steuer-Vorrichtung 5) beim o.g. ersten Zustand derTaktsignal-Synchronisationseinrichtung 101 („ersteSynchronisations-Phase")die o.g. – mitder ersten Verzögerungseinrichtung 2a verbundene – Leitung 6a,und die o.g. – mitder zweiten Verzögerungseinrichtung 2b verbundene – Leitung 6b leitendmiteinander verbunden (sowie an eine – an den Eingang der weiterenVerzögerungseinrichtung 3 angeschlossene – Leitung 6c angeschlossen).
    [0073] Hierdurchkann – während der „erstenSynchronisations-Phase" (während derdie durch die erste und zweite Verzögerungseinrichtung 2a, 2b bewirkteSignal-Verzögerungidentisch ist) – derEnergieverbrauch der Taktsignal-Synchronisationseinrichtung 101 verringertwerden.
    [0074] BeiEintritt in die o.g. „zweiteSynchronisations-Phase" wirdmit Hilfe des Multiplexers 12 (und z.B. gesteuert durchdie Steuer-Vorrichtung 5) die Verbindung der o.g. – mit derersten Verzögerungseinrichtung 2a verbundenen – Leitung 6a,und der o.g. – mitder zweiten Verzögerungseinrichtung 2b verbundenen – Leitung 6b wiedergetrennt. Das von der zweiten Verzögerungseinrichtung 2b ausgegebeneSignal DQS wird dann nur noch – über dieLeitung 6b – aneine Takt-Ausgangsleitung 6d weitergeleitet (aber nichtmehr an die weitere Verzögerungseinrichtung 3),und das von der ersten Verzögerungseinrichtung 2a ausgegebeneSignal FBA wird nur noch – über diedurch den Multiplexer verbundenen Leitungen 6a, 6c – an dieweitere Verzögerungseinrichtung 3 weitergeleitet(aber nicht mehr an die Takt-Ausgangsleitung 6d).
    [0075] BeiEintritt in den o.g. „eingerastetenZustand" wird dannwieder – ausEnergiespargründen – mit Hilfedes Multiplexers 12 (und z.B. gesteuert durch die Steuer-Vorrichtung 5)die o.g. – mitder ersten Verzögerungseinrichtung 2a verbundene – Leitung 6a,und die o.g. – mitder zweiten Verzögerungseinrichtung 2b verbundene – Leitung 6b leitendmiteinander verbunden (sowie die beiden Leitungen 6a, 6b an dieo.g. mit dem Eingang der weiteren Verzögerungseinrichtung 3 verbundeneLeitung 6c angeschlossen).
    1 Taktsignal-Synchronisationseinrichtung 2a Verzögerungseinrichtung 2b Verzögerungseinrichtung 3 Verzögerungseinrichtung 4 Phasenvergleichseinrichtung 5 Steuer-Vorrichtung 6a Leitung 6b Leitung 6c Leitung 6d Leitung 7 Leitung 8 Leitung 9 Leitung 10 Leitung 11 Leitung 12 Multiplexer 22 Leitung 101 Taktsignal-Synchronisationseinrichtung
    权利要求:
    Claims (9)
    [1] Vorrichtung (1, 101) zur Verwendungbei der Synchronisation von Taktsignalen (CLK), mit einer erstenVerzögerungseinrichtung(2a) mit variabel steuerbarer Verzögerungszeit (tvar),in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben,mit der variabel steuerbaren Verzögerungszeit (tvar)beaufschlagt, und als verzögertesSignal (FBA) ausgegeben wird, dadurch gekennzeichnet, daß zusätzlich zurersten Verzögerungseinrichtung (2a)mit variabel steuerbarer Verzögerungszeit(tvar) eine zweite Verzögerungseinrichtung (2b)mit variabel steuerbarer Verzögerungszeit(tvar) vorgesehen ist.
    [2] Vorrichtung (1, 101) nach Anspruch1, bei welcher in die zweite Verzögerungseinrichtung (2b)mit variabel steuerbarer Verzögerungszeit(tvar) ebenfalls das Taktsignal (CLK), oderein hieraus gewonnenes Signal eingegeben wird, welches durch diezweite Verzögerungseinrichtung(2b) mit einer variabel steuerbaren Verzögerungszeit(tvar) beaufschlagt, und als verzögertes Signal(DQS) ausgegeben wird.
    [3] Vorrichtung (1, 101) nach Anspruch1 oder 2, bei welcher das von der zweiten Verzögerungseinrichtung (2b)ausgegebene, oder ein hieraus gewonnenes Signal (DQS) als Taktsignal,insbesondere zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltungvon Daten verwendet wird.
    [4] Vorrichtung (1, 101) nach einemder vorhergehenden Ansprüche,bei welcher das von der ersten Verzögerungseinrichtung (2a)ausgegebene, oder ein hieraus gewonnenes Signal (FB, FBA) als Rückkoppel-Signalfür dieVorrichtung (1, 101) verwendet wird.
    [5] Vorrichtung (1, 101) nach einemder vorhergehenden Ansprüche,bei welcher das von der ersten Verzögerungseinrichtung (2a)ausgegebene, oder ein hieraus gewonnenes Signal (FBA) in eine weitere Verzögerungseinrichtung(3) eingegeben wird, welche das eingegebene Signal (FBA)mit einer festen Verzögerungszeitbeaufschlagt.
    [6] Taktsignal-Synchronisationsverfahren, welches denSchritt aufweist: – Beaufschlageneines Taktsignals (CLK) oder eines hieraus gewonnenen Signals miteiner variabel steuerbaren Verzögerungszeit(tvar) durch eine erste Verzögerungseinrichtung(2a), dadurch gekennzeichnet, daß das Verfahren zusätzlich denSchritt aufweist: – Beaufschlagendes Taktsignals (CLK) oder eines hieraus gewonnenen Signals miteiner variabel steuerbaren Verzögerungszeit(tvar) durch eine zweite, zusätzlicheVerzögerungseinrichtung(2b).
    [7] Verfahren nach Anspruch 6, welches zusätzlich denSchritt aufweist: – Ändern derdurch die erste und zweite Verzögerungseinrichtung(2a, 2b) bewirkten Signal-Verzögerungszeit(tvar).
    [8] Verfahren nach Anspruch 7, wobei dann, wenn die durchdie erste oder zweite Verzögerungseinrichtung(2a, 2b) bewirkte Signal- Verzögerungszeit (tvar) einenvorbestimmten Schwellwert (tvar,min, tvar,max) über- oderunterschreitet, die durch die entsprechende Verzögerungseinrichtung (2a, 2b)bewirkte Signal- Verzögerungszeit(tvar) – zumindestvorübergehend – nichtmehr geändertwird.
    [9] Verfahren nach Anspruch 8, wobei dann, wenn die durchdie erste oder zweite Verzögerungseinrichtung(2a, 2b) bewirkte Signal- Verzögerungszeit (tvar) denvorbestimmten Schwellwert (tvar,min, tvar,max) über- oderunterschreitet, die durch die jeweils andere Verzögerungseinrichtung(2a, 2b) bewirkte Signal- Verzögerungszeit (tvar)sprunghaft geändertwird.
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    同族专利:
    公开号 | 公开日
    DE102004004091B4|2008-07-03|
    US7304515B2|2007-12-04|
    US20050179478A1|2005-08-18|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-08-25| OP8| Request for examination as to paragraph 44 patent law|
    2008-02-07| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
    2009-01-02| 8364| No opposition during term of opposition|
    2009-11-19| 8339| Ceased/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
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